Применение конвейеризации для увеличения быстродействия логических схем

Abstract

Представлены алгоритм и программа конвейеризации комбинационных нерегулярных логических схем с целью повышения их быстродействия. Приведены результаты исследования по определению характеристик конвейеризованных схем и выводы об усложнении конвейеризованной схемы и потребляемого ею тока.

An algorithm and a programme for pipelining of circuits of logic elements to increase the speed of logic circuits are described. The results of the pipelining circuits research are presented. The conclusions about significant increase in complexity and power consumption of pipelining circuit are made.

Подано алгоритм і програму конвеєризації комбінаційних нерегулярних логічних схем з метою підвищення їх швидкодії. Подано результати дослідження з визначення характеристик конвеєризованих схем і висновки про ускладнення конвеєризованої схеми і спожитого нею струму.