Оптимизация логической схемы автомата Мура на CPLD

Скорочена інформація про документ
dc.contributor.authorБаркалов, А.А.
dc.contributor.authorМатвиенко, А.В.
dc.contributor.authorЦололо, С.А.
dc.date.accessioned2010-03-04T14:23:50Z
dc.date.available2010-03-04T14:23:50Z
dc.date.issued2007
dc.description.abstractПредлагается метод уменьшения числа макроячеек PAL в логической схеме микропрограммного автомата Мура. Метод основан на использовании свободных выходов встроенных блоков памяти для представления кодов классов псевдоэквивалентных состояний. Предлагаемый подход позволяет уменьшить аппаратурные затраты без уменьшения призводительности цифровой системы.uk_UA
dc.description.abstractMethod of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the codes of the classes of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance.uk_UA
dc.identifier.citationОптимизация логической схемы автомата Мура на CPLD / А.А. Баркалов, А.В. Матвиенко, С.А. Цололо // Комп’ютерні засоби, мережі та системи. — 2007. — № 6. — С. 46-51. — Бібліогр.: 10 назв. — рос.uk_UA
dc.identifier.issn1817-9908
dc.identifier.udc681.324
dc.identifier.urihttps://nasplib.isofts.kiev.ua/handle/123456789/6473
dc.language.isoruuk_UA
dc.publisherІнститут кібернетики ім. В.М. Глушкова НАН Україниuk_UA
dc.statuspublished earlieruk_UA
dc.titleОптимизация логической схемы автомата Мура на CPLDuk_UA
dc.title.alternativeOptimization of logic circuit of Moore FSM on CPLDuk_UA
dc.typeArticleuk_UA

Файли

Оригінальний контейнер

Зараз показуємо 1 - 1 з 1
Ескіз
Назва:
06-Barkalov.pdf
Розмір:
363.43 KB
Формат:
Adobe Portable Document Format
Завантажити

Контейнер ліцензії

Зараз показуємо 1 - 1 з 1
Ескіз
Назва:
license.txt
Розмір:
1.82 KB
Формат:
Item-specific license agreed upon to submission
Опис:
Завантажити

Колекція

Комп’ютерні засоби, мережі та системи, 2007, № 6