Integrated Circuit Delay Analysis for 500 Million Transistors: Parameter Optimization using Taguchi Approach

Abstract

Delay analysis of 500 million transistor integrated circuit is optimized using test plan L8, in the form of an orthogonal array and a software for automatic design and analysis of experiments both based on the Taguchi approach. Optimal levels of physical parameters and key components, namely, the number of metal layers, minimum feature size, resistivity, threshold voltage, effective length, saturation drain current and supply voltage play an important role in the estimation of integrated circuit frequency. The chip frequency under these optimal conditions was 2472.85MHz.

Анализ задержки интегральной цепи, состоящей из 500 миллионов транзисторов, оптимизирован с использованием тестового плана L8 в форме ортогонального массива и предложено программное обеспечение для автоматизированного проектирования и для анализа экспериментов на основе подхода Тагучи. Оптимальные уровни физических параметров и основных компонентов, а именно числа слоев металлизации, минимального размера элементов, удельного сопротивления, порогового напряжения, полезной длины, предельного значения тока утечки и питающего напряжения, играет важную роль в оценке частоты интегральной цепи. При этих оптимальных условиях достигнута частота чипа 2472,85 МГГц.

Аналіз затримки інтегрального ланцюга, що налічує 500 мільйонів транзисторів, оптимізовано з використанням тестового плану L8 у формі ортогонального масиву і запропоновано програмне забезпечення для автоматизованого проектування і для аналізу експериментів на основі підходу Тагучі. Оптимальний рівень фізичних параметрів та основних компонентів, а саме чисельності шарів металізації, мінімального розміру елементів, питомого опору, порогової напруги, корисної довжини, граничного значення струму витоку та напруги живлення, відіграє важливу роль в оцінюванні частоти інтегрального ланцюга. За оптимальних умов досягнуто частоти чіпа 2472,85 МГГц.